关于 eTopus：
eTopus Technology 是一家高性能 SerDes 和 SoC IP 解决方案提供商，为数据中心、AI 加速和 Chiplet 系统提供下一代连接技术。我们专注于 PCIe、以太网、UCIe 和高速互连的先进 CMOS 设计。
职位概述：
我们正在寻找一位动手能力强的设计验证（DV）经理，领导复杂 IP 和 SoC 项目的验证工作。该职位要求具备深入的功能验证、UVM 方法学及客户交付经验。此外，您还需在 IP 交付、调试和客户支持中承担一部分直接客户对接的职责。
主要职责：
? 领导高速 SerDes 和 SoC IP 的设计验证策略与执行。
? 管理 DV 工程师团队，推动多个项目（IP、SoC、测试芯片）的验证工作。
? 开发基于 UVM 的验证平台及可复用验证环境。
? 与 RTL、模拟、后端、固件团队协作，确保覆盖率达成和质量指标达标。
? 制定并跟踪验证里程碑、仿真回归和 Bug 解决流程。
? 在复杂子系统和接口验证中提供技术支持与实践贡献。
? 与客户对接，支持 IP 移交、Bring-up 和调试过程。
? 确保 IP 按时按质交付，符合 SoC 产品开发计划。
任职资格：
? 电子/计算机工程或相关专业本科或硕士学历。
? 8 年以上功能验证经验，并有团队管理经验。
? 精通 SystemVerilog、UVM 及主流 EDA 工具（如 Synopsys、Cadence、Siemens）。
? 有 SerDes、PCIe、以太网或 UCIe IP 验证经验者优先。
? 熟悉脚本语言（如 Python、Perl、Makefile）用于自动化流程。
? 具备领导跨部门技术团队的能力，擅长项目进度管理。
? 具备出色的问题解决能力和客户沟通能力。
? 能独立工作，并能指导初级工程师成长。
优先考虑经验：
? 有 ASIC 流片与后硅验证经验。
? 具备 IP 交付或现场应用支持经验者优先。
? 理解 2.5D/3D 封装或 Chiplet 系统设计流程者优先。
公司介绍：
晟联科（eTopus）是一家半导体芯片IP设计公司，为数据中心云计算服务器等的连接提供高速互连，专注于超高速112G PAM4 DSP PHY芯片以及相关技术的设计，产品已扩展到支持CPU，GPU，DPU，AI，加速器和服务器内部存储之间的高速互连。
晟联科（eTopus）于2014年成立，2016年我们领先发布基于ADC/DSP技术的200G (4x50G PAM4) DSP PHY。目前多家业内头部网络和5G设备商已在批量生产涵盖我们IP授权的芯片，并批量出货。当前我们的总部在上海，硅谷、香港、台湾设有办事处和研发中心。
核心业务 (设计IP授权)：多个工艺节点的 56/112G SerDes IP, PCIe 5.0/6.0 IP, 32/16G UCIeIP。
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